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    • 专利摘要:
    本發明係有關於一種平板有源電子掃描陣列(AESA)包括週期性地配置在陣列元件上的積體電路DC-DC轉換器。一種異質積體電路包括一電壓轉換器係經組配來接收一輸入電壓，及將該輸入電壓轉換成與該輸入電壓不同的一輸出電壓，該電壓轉換器係包含一類比及/或數位PWM電路。該異質積體電路也包括一回授電路係經組配來接收該輸出電壓，及產生一控制信號用來改變由該類比及/或數位PWM電路所產生的一PWM信號之脈衝寬度。該數位PWM信號係體現在使用CMOS及GaN製造法製造於一共用基體上的一異質積體電路中。
    公开号:TW201316667A
    申请号:TW101130245
    申请日:2012-08-21
    公开日:2013-04-16
    发明作者:Jeffrey H Saunders；Michael G Adlerstein
    申请人:Raytheon Co；
    IPC主号:H02M7-00
    专利说明:
    以實施於異質積體電路中之直流對直流轉換器實行分散式電力調節的技術 發明領域
    依據本發明之實施例的一或多個面向係有關於DC-DC轉換器及其製造方法。 發明背景
    DC-DC轉換器係用來在多種不同裝置的較高與較低直流電壓間轉換。雖然有些裝置包括一個或只有少數個DC-DC轉換器，但有些系統含括數百個至數千個DC-DC轉換器。針對含括數以百千計的DC-DC轉換器的系統，DC-DC轉換器可能占用大量空間。又，因各個DC-DC轉換器經由熱耗損而浪費電力，數以百千計的DC-DC轉換器可能造成大量能源損耗。
    取較高直流電壓作為輸入且將其轉換成較低直流電壓的一種常見DC-DC轉換器已知為降壓轉換器。降壓轉換器典型地比線性功率調節器更為有效。典型線性功率調節器可散逸(Vin-Vout)*Iout瓦作為廢熱，其中Vin為輸入電壓，Vout為輸出電壓，及Iout為電流輸出。舉例言之，遞送1安培給一負載的40V至28V線性調節器可能散逸(40-28)*1=12瓦(W)為熱量，而只遞送28V*1安培=28W給負載。因而效率為Pout/(Pout+Ploss)=28/(28+12)=28/40=只有70%。
    降壓轉換器可以超過93%效率將40V轉成28V，只有2瓦功率(熱)耗損。舉例言之，針對典型降壓轉換器，Pout/(Pout+Ploss)=28/(28+2)=28/30=93%。降壓轉換器屬於開關電源(SMPS)家族裡的成員，因而使用開關頻率、及電晶體開關、二極體、電感器及電容器。
    典型降壓轉換器係例示說明於圖1，包括一FET M1接收來自PWM電路20的一脈寬調變(PWM)信號輸入於其閘極。圖1的降壓轉換器也包括一電感器L，具有第一端耦接至FET M1之源極。FET M1之汲極係耦接至具有電壓Vs的直流電源10之正極端子。二極體D係耦接在電感器L的第一端與該直流電源10之負極端子間。電容器C及電阻器RL係並聯耦接在電感器L的第二端與該直流電源10之負極端子間。
    某些情況下，二極體D係連同第二電晶體用在「同步」降壓轉換器，顯示於圖2。圖2的同步降壓轉換器為實質上類似圖1的降壓轉換器，但第二FET M2係橫過二極體D並聯耦接。舉例言之，如圖2可知，FET M2的汲極係耦接至二極體D的陰極，而FET M2的源極係耦接至二極體D的陽極。來自PWM 20的PWM輸出信號除了供給FET M1的閘極電極外，也供給FET M2的閘極電極。例如二極體D唯有當FET M2為關時才導通，輸出電壓可隨供給FET M2的PWM輸出信號的工作循環而異。舉例說明，供給FET M1及FET M2的PWM控制信號可具有不同相位及工作循環。
    同步降壓轉換器可比典型降壓轉換器更有效，原因在於通過場效電晶體(FET)的功率(熱)耗損為I^2*Ron，而通過二極體的功率耗損為Ploss=Vfwd*I，於該處I為負載電流，Ron為FET開電阻，Vfwd為二極體的前向電壓降，及Ploss為功率耗損。因FET可設計成具有低開電阻，而二極體的前向電壓降係藉二極體材料帶隙固定，故FET可製作成具有較低損耗。 發明概要
    期望減少或最小化由DC-DC轉換器所需的空間，特別於使用大量DC-DC轉換器的系統尤為如此。也期望提高電壓轉換效率，藉此節省面積及浪費的電力(熱)損耗。因此於依據本發明之具體實施例中，空間利用率係改良或最佳化。
    當依據本發明之實施例DC-DC轉換器係施加至平板有源電子掃描陣列(AESA)時，電力分布及轉換係在雷達單元胞元內作動，該胞元可小至1/2吋x1/2吋，或取決於頻率甚至更小，因而實現用於地面的、空中的、及太空的應用等方面的優異特點。
    於依據本發明之一具體實施例中，一種異質積體電路包括：一電壓轉換器係經組配來接收一輸入電壓，及將該輸入電壓轉換成與該輸入電壓不同的一輸出電壓，該電壓轉換器係含括一PWM電路；及一回授電路係經組配來接收該輸出電壓，及產生一控制信號用來改變由該類比及/或數位PWM電路所產生的一PWM信號之脈衝寬度。該電壓轉換器與該回授電路一起包括至少一個氮化鎵(GaN)電路元件及至少一個CMOS電路元件係集積在一共用基體上。
    該PWM電路可為一數位PWM電路，且包括一計數器、一解碼器、及一正反器。
    該PWM電路可包括CMOS電路。
    該異質積體電路可進一步包括一位準偏移器來將由該PWM電路所輸出的該PWM信號之一電壓位準從一CMOS電路位準改變成一GaN電路位準。
    該計數器可包括一強生計數器，及該正反器可包括一JK正反器。
    該電壓轉換器可包括一第一GaN FET及一第二GaN FET，其中由該PWM電路輸出的該PWM信號係施加至該GaN FET的閘極。
    該回授電路可包括一錯誤放大器，係經組配來藉比較該電壓轉換器之一輸出電壓與一參考電壓(Vref)而產生該控制信號。
    該電壓轉換器可進一步包括一比較器，係經組配來使用得自該錯誤放大器之該控制信號而產生一PWM控制信號，及供給該PWM控制信號至該PWM電路來改變該PWM信號。
    該電壓轉換器可包括一GaN FET及一位準偏移器及閘極驅動器。該GaN FET係經由該位準偏移器及閘極驅動器而接收來自該PWM電路的該PWM信號。
    該PWM電路可於CMOS體現。
    該PWM電路可在GaN體現，且可經組配來調整該PWM信號之一電壓位準從一CMOS電路位準至一GaN電路位準。
    該異質積體電路可進一步包括一RF功率放大器(RF PA)係經組配來接收該電壓轉換器之一電壓輸出作為一汲極電壓輸入，其中該RF PA係體現在GaN。
    該PWM電路可包括用於該PWM信號的以軟體為基的合成之一軟體演算法。
    於依據本發明之另一具體實施例中，一種平板有源電子掃描陣列(AESA)包括：多個陣列元件；及多個DC-DC轉換器與該等陣列元件中週期性地設置的該等陣列元件集積。
    該等DC-DC轉換器各自可與該等陣列元件中之相對應一者集積，具有1：1至1：N範圍之比，於該處N為該等陣列元件之數目。
    該等DC-DC轉換器各自可設置在該等陣列元件中之相鄰者間之間隙，具有1：1至1：N範圍之比，於該處N為該等陣列元件之數目。
    該等DC-DC轉換器各自可包括一異質積體電路。 圖式簡單說明
    前述及其它本發明之特點及面向藉以細節參考附圖描述其具體實施例將變得更為彰顯。
    圖1為典型降壓轉換器之示意電路圖。
    圖2為典型同步降壓轉換器之示意電路圖。
    圖3為依據本發明之一實施例一種有源電子掃描陣列(AESA)平板陣列之示意平面圖。
    圖4為電阻網絡示意地表示圖3之AESA平板陣列的電源層之歐姆耗損。
    圖5為依據本發明之一實施例包括一PWM電路且具有一回授迴路之一降壓轉換器的示意電路圖。
    圖6為依據本發明之一實施例一種數位PWM電路之方塊圖。
    圖7A及7B為依據本發明之一實施例一種數位PWM電路的強生計數器及解碼器之邏輯電路圖及狀態表。
    圖8A及8B為依據本發明之實施例數位PWM電路連同RF功率放大器(RF PA)之示意電路圖。
    圖9為依據本發明之實施例CMOS及GaN裝置在一共用基體上的一異質積體電路之剖面圖。 詳細說明
    於依據本發明之實施例中，有源電子掃描陣列(AESA)具有分散式電力調節，其中依據本發明之實施例DC-DC轉換器週期性地設置在該AESA的平板上。
    依據本發明之其它實施例，提供高度有效及低成本DC-DC轉換器。此等DC-DC轉換器也可稱作為開關電源(SMPS)。依據一實施例，DC-DC轉換器將較高的直流電壓(例如40伏特)轉成較低電壓(例如28伏特或3.3伏特)，只有極少或最少熱耗損(或減低熱耗損)，因而效率高。
    於依據本發明之實施例中，DC-DC轉換器可為在一共用基體上體現為一異質積體電路(IC)的同步降壓轉換器。該共用基體可為矽(Si)基體，及異質電路元件可包括CMOS及GaN裝置。同步降壓轉換器可使用數位PWM電路，包括一計數器、一解碼器、及一正反器。該計數器可為強生計數器，而該正反器可為JK正反器。
    DC-DC轉換器可用在諸如AESA等應用上。AESA包括多個陣列元件，且例如可應用為雷達。於AESA中，雷射束可經電子掃描，而非具有一移動成分環繞自旋用於掃描目的。
    AESA可體現於平板格式具有成本、尺寸、重量及效能(CSWAP)方面的優勢。於此種陣列中，呈微波單塊積體電路(MMIC)形式的功率放大器可直接地安裝至平板，使得各自係直接地連結至陣列元件(例如輻射器)中之一個相聯結者。此種陣列之16x16元件實例的示意布局圖係顯示於圖3。
    圖3為平板AESA 1之示意平面圖。在平板AESA 600的16x16陣列中的較小型框(例如陣列元件)各自表示一個陣列元件2。較大框表示DC-DC轉換器3的週期性設置，其可許可較高電壓輸入電源層用於固定元件偏壓。電力轉換器之週期性可以1：1元件改變至高達1：N，於該處N為由該轉換器供電的一組元件大小(或數目)。
    於典型體現中，輸入各個功率放大器的偏壓可藉具有一致施加電壓等於該功率放大器所需電壓的一連續金屬層(電源層)提供。各個元件或一小組元件可與能量儲存電容器相聯結而在功率放大器的「開」脈衝期間提供於此電壓的電流。
    維持在此等電容器上的時間平均電荷需要的電流典型地係透過少數連接器而基於連續(DC)基礎從該電源層提供。此一電流伴隨有電源層的歐姆(I2R)耗損。又，橫過該面板有電壓降，可能影響在各個陣列元件的電壓之一致性。
    依據圖3例示說明之本發明之一實施例，此項問題可解決或緩和。依據本發明之實施例，DC-DC轉換器係以規則間隔複製(直至且含在該陣列中各個陣列元件的一個DC-DC轉換器)。依據本發明之一實施例，此一轉換器許可最高可能電壓用在該電源層(提供作為該轉換器的輸入)，同時在功率放大器提供需要的偏壓(提供為轉換器的輸出電壓)。淨效應為電源層的電流較低及AESA的總效率較高。此處，效率可定義為平均放大器輸出RF功率對供給電源層的平均DC輸入偏壓功率之比。AESA效率的淨改良達成成功可取決於DC-DC轉換器的轉換效率。
    此點係藉圖4的簡單AESA模型例示說明。圖4例示說明簡單電阻網絡4，表示電源層的歐姆耗損。在各個網絡節點6的功率負載係以在該功率放大器之電壓操作的電流源9表示。圖4中，顯示16個此種負載中之二者僅供例示說明目的。
    此處，電源層係以各自具有值R的串聯及並聯電阻器5的網絡表示。在各個節點6具有一RF功率放大器(RF PA)。RF PA係表示為電流源9，其電流值為相聯結的RF PA的時間平均電流。注意在各個RF PA的波形可為工作循環D的脈衝列。但組合相聯結的電荷儲存電容器，時間平均電流在電源層中流動。如此許可直流電源被用在電源層模型。
    圖4表示串接各個電流源的插入式DC-DC轉換器。輸入電壓7係電源層上的電壓Vo，及輸出電壓為VA亦即功率放大器的操作電壓。DC-DC轉換器的轉換效率8以符號η表示為供給放大器的功率(VAIA)對供給DC-DC轉換器的功率輸入(VoIn)之比。此處，In為從電源層節點至在元件位置n的DC-DC轉換器的電流。
    因此供給放大器的平均電力為PA=VAIA。又，轉換器的平均輸入功率為VAIA/η。為了評估分散式電力轉換的影響，若其右邊假設為等強度，則於電源層的電流分析簡化。然後放大器的各列係獨立地處理。然後於電源層的總功率耗散乃各列的功率耗散之和，假設橫過網路電阻器的電壓降比較V0為夠小，使得。
    於依據本發明之實施例中，使用異質積體電路許可DC-DC轉換器與陣列元件集積，其中各個陣列元件可具有一個DC-DC轉換器。此種陣列可模型化為如圖4所示電阻器網。舉例言之，藉分配電力於陣列元件，經驗較少電阻，因而經驗較低功率。
    舉例言之，圖4闡釋的四列(16元件)陣列中的功率耗散可以下式1表示。
    Pdis=4RSIo2(42+32+22+12)=4RsIo 2F(4)=120 RsIo2, (方程式1)
    其中F(N)=N(N+1)(2N+1)/6。
    於方程式1中，輸入各個轉換器的電流Io可使用轉換器效率置換，獲得Io=PA/ηVo。
    將此式組合電源層Pdis的表示式(方程式1)獲得如下方程式2，顯示簡單模型的關鍵點。
    Pdis=120 x Rs x(PA/ηVo) (方程式2)
    面板的耗散功率為電源層上的電壓的反平方函式及直流對直流轉換器的反平方函式。轉換器效率與電源層電壓的乘積須對最低電源層耗散為最大化。
    舉例言之，雷達的負載供電點可位在單元電池內或在單元電池間的間隙。換言之，DC-DC轉換器可個別地位在單元電池或陣列元件間。如此許可RF電路的高密度堆積。又，藉施加依據本發明之實施例的DC-DC轉換器至平板AESA，在雷達單元電池內部作動功率分散及轉換，藉此許可用於地面的、空中的、及太空的應用等方面的優異特點。
    於依據本發明之實施例中，降壓轉換器可使用回授迴路來控制輸出電壓。圖5為具有回授迴路的電壓轉換器100的電路圖。如圖5可知，回授迴路包括一回授分壓器(電阻器R2及R4)、一錯誤放大器108其係接收參考電壓REF作為其輸入中之一者，及一比較器106(例如脈寬調變(PWM)比較器)其係接收來自一鋸齒波振盪器(圖中未顯示)的一輸出信號(例如振盪器斜坡信號)作為其輸入中之一者。
    如圖5可知，PWM電路104係用來供給PWM信號給該開關電晶體Q2的閘極。PWM電路104可為類比或數位PWM電路，且產生脈寬調變時鐘欲施加至開關(場效電晶體(FET))Q1及Q2，其脈寬工作循環D係以D=Vout/Vin而與電壓轉換器100的Vin(VI)及Vout(VO)有關。PWM電路104係藉PWM比較器106的輸出控制。
    電壓轉換器(例如具有回授迴路的同步降壓轉換器)100包括一第一開關(FET)Q1，具有一汲極，係耦接至供給電壓VI的電源(例如電壓源)102的正極端子，及一源極，係耦接至第二開關(FET)Q2的汲極，其係耦接在該第一開關Q1的源極與該電源102的負極端子間。PWM電路104提供驅動信號給第一及第二開關Q1及Q2二者的閘極。
    電感器L1具有一第一端耦接至第一開關Q1與第二開關Q2間之一節點。電阻器RC1及電容器C1係串接在電感器L1的第二端與電源102的負極端子間。電阻器R係並聯電阻器RC1及電容器C1，耦接在電感器L1的第二端與電源102的負極端子間。
    分壓器(電阻器R2及R4)、錯誤放大器108及相聯結的離散組件(電容器及電阻器)可一起稱作為補償電路103(例如回授電路)。電容器C6及電阻器R3係串聯橫過分壓器(包括電阻器R2及R4)的電阻器R2耦接。電阻器R4之第一端係耦接至在一節點的電阻器R2，電阻器R4的第二端係耦接至地電位。電阻器R2與R4間之節點的電壓係輸入錯誤放大器108的負極輸入端子，而錯誤放大器108的正極輸入端子係耦接至參考電壓REF。電容器C8及電阻器R5係串接在該錯誤放大器108的負極輸入端子與該錯誤放大器108的輸出端子間。電容器C7係並聯電容器C8及電阻器R5，耦接在該錯誤放大器108的負極輸入端子與該錯誤放大器108的輸出端子間。
    具有前述組態，錯誤放大器108產生一輸出電壓VEA，表示由分壓器(電阻器R2及R4)所劃分的電壓轉換器100之輸出電壓VO與參考電壓REF間之差。因此於本發明之實施例中，錯誤放大器108的輸出電壓VEA係用在回授迴路作為補償電路103的補償信號。
    包括PWM電路104的同步降壓轉換器連同比較器106可稱作為調變器101(例如轉換電路)。比較器106接收錯誤放大器108的輸出電壓VEA作為在其正極輸入端子的輸入，及接收鋸齒波振盪器(圖中未顯示)的輸出作為在其負極輸入端子的輸入。鋸齒波振盪器的輸出也可稱作為振盪器斜坡信號。比較器106的輸出係提供作為PWM電路104的輸入，且係用來改變或調整由PWM電路104所產生的PWM信號的工作循環。藉此方式，設供給實質上恆定的輸入電壓VI回授迴路係用來確保實質上穩定的(或實質上恆定的)輸出電壓VO。
    在完整檢討全部此處揭示後，熟諳技藝人士將能夠無需經過不必要的實證，即可選擇欲體現電壓轉換器100的全部離散組件及邏輯晶片的型別及數值，但針對特定體現係給定特定操作特性(例如輸入及輸出電壓、功率要求等)。
    PWM電路104可為類比PWM電路或數位PWM電路。於PWM電路104係體現為數位之情況下，PWM電路104許可精準數位控制，而不要求使用類比電路或振盪器。數位PWM電路104在數位電路例如可現場程式規劃閘陣列(FPGA)及/或邏輯電路中相對容易體現。又，數位PWM電路104藉嵌入式微控制器或微處理器相當容易控制。又復，數位PWM電路104可允許PWM波形的完全軟體(SW)控制/合成。回授迴路補償可在數位域體現。特定應用的非線性控制迴路也適用於數位PWM電路。
    依據本發明之實施例數位PWM電路104允許使用數位電路例如FPGA的低成本體現，且許可與其它CMOS或矽鍺電路的整合。又復，數位PWM電路104許可更高的開關頻率(例如比較類比PWM電路)，且可縮小濾波器的大小及減輕重量，以及改良控制迴路帶寬(BW)。數位PWM電路104也許可以軟體寫成專用演算法，使得PWM波形可在軟體合成。此種以軟體為基礎的PWM波形合成許可容易現場升級或變更用於新應用。此外，數位PWM電路104的體現可協助電路的異質集積。舉例言之，數位PWM電路104可體現為CMOS裝置，而降壓轉換器的開關(例如FET)可使用氮化鎵方法體現獲得高效率。一般而言，由於低寄生電感故，單晶片解決方案更為有效。如此也將導致因單晶片系統(SOC)解決方案的改良製造與修護。
    於一個實施例中，如圖6之例示說明，PWM電路200(例如圖4的數位PWM電路104)係使用正反器206(例如JK正反器(FF))及解碼計數器202體現。例如解碼計數器202可包括強生計數器及解碼器。依據本發明之實施例計數器的優點為任何狀態皆可使用例如2-輸入邏輯閘(例如NAND或NOR閘)解碼。
    於圖6之實施例中，解碼計數器202接收1 MHz開關時鐘及產生九個輸出Q1-Q9。於該解碼計數器202中，Q0的上升緣可每10週期設定計數器。擇定Q1-Q9的上升緣可復置計數器，工作循環D=Qx*10%此處x=1至9。於本特定實施例中，輸出Q2、Q4、Q6、Q9供給多工器204。如圖4之時程圖及表可知，多工器204可用來分別地選擇20%、40%、70%及90%的PWM工作循環。雖然圖6中只例示說明九個輸出Q1-Q9，但本發明並非囿限於此。舉例言之，於其它實施例中，取決於設計要求，解碼計數器可具有大數目(例如高達1,000)輸出。
    正反器206也接收1 MHz開關時鐘、及輸出Q0(來自解碼計數器202)、及多工器204的輸出。正反器206於所述實施例中為JK正反器，當J=1時，其輸出係設定為邏輯高，或當K=1時係復置為邏輯低。藉此電路設計，J及K輸入未曾許可同時為1。因此，來自施加至J輸入的解碼計數器202之Q0輸出設定PWM信號，當來自解碼計數器202的Q2、Q4、Q6、Q9輸出中之一者使得多工器204施加一選擇信號至K輸入，同時Q0輸出為邏輯低時，多工器204的輸出信號復置該PWM信號。緩衝器208及210可用來驅動正反器206的輸出而提供作為PWM電路200的輸出。舉例言之，緩衝器208及210可一起操作為位準偏移器(例如從CMOS信號位準偏移至氮化鎵信號位準)。
    在完整覆閱本文揭示之後，熟諳技藝人士將能夠無需經過不必要的實證，即可選擇欲體現PWM電路200的全部離散組件及邏輯晶片的型別及數值，但針對特定體現係給定特定操作特性(例如期望的製造技術(例如CMOS、GaN)等)。
    於一個特定實施例中，PWM電路200的電路組件中之一或多者可使用熟諳技藝人士已知之標準胞元體現。舉例言之，解碼計數器202可使用五個具有復置胞元的D正反器體現來做成10狀態強生計數器，及十個2-輸入NOR胞元來做成用以解碼該強生計數器的10態之10閘。
    此外，使用多工器胞元來選擇由解碼計數器202所產生的四個復置信號中之一者，可體現多工器204。又復，正反器206可使用具有復置胞元的JK正反器來產生PWM信號而體現。又復，緩衝器208及210可使用一或多個緩衝器胞元來驅動正反器206的輸出信號而分別地體現。舉例言之，緩衝器208及210可用來將正反器206的輸出信號(例如具有CMOS邏輯位準)位準偏移至氮化鎵體現電路要求的電壓位準。
    雖然於前文提供胞元實例，但本發明並非囿限於此，熟諳技藝人士將可基於本文揭示，選擇適當電路、晶片、胞元、胞元存庫、製造技術等完整地實施本發明之實施例而無需經由不必要的實證。
    強生計數器之邏輯電路圖係顯示於圖7A，及強生計數器之狀態表係顯示於圖7B。於圖7A及7B之實施例中，強生計數器具有下列特點。圖7A之強生計數器係製作有一移位暫存器或五個正反器(例如D正反器A、B、C、D、E)272、274、276、278、280。取決於期望計數的位元數目，於其它實施例中，正反器數目可能不同。五個D正反器各自接收時鐘信號(例如圖4的1 MHz開關時鐘信號)。又，五個D正反器各自也接收一邏輯低信號在其R輸入。
    D正反器272接收最末D正反器280的輸出作為D輸入。最末D正反器280的QBar輸出也是計數器輸出Cout。第一正反器272的Q輸出係提供為第二D正反器274的D輸入。第一D正反器的QBar輸出係與第三D正反器276的QBar輸出藉AND閘282做AND運算，AND閘282之輸出係供給NOR閘284作為輸入。NOR閘284也接收第二D正反器274的QBar輸出作為輸入，且提供一輸出給第三D正反器276作為D輸入。第三D正反器276的Q輸出係供給第四D正反器278作為D輸入。第四D正反器278的Q輸出係供給第五D正反器280作為D輸入。
    第一AND閘252接收第五D正反器280的QBar輸出及第一D正反器272的QBar輸出來產生一初解碼輸出0。第二AND閘254接收第五D正反器280的Q輸出及第一D正反器272的Q輸出來產生一第五解碼輸出5。第三AND閘256接收第一D正反器272的Q輸出及第二D正反器274的QBar輸出來產生第一解碼輸出1。第四AND閘258接收第一D正反器272的QBar輸出及第二D正反器274的Q輸出來產生第六解碼輸出6。第五AND閘260接收第二D正反器274的Q輸出及第三D正反器276的QBar輸出來產生第二解碼輸出2。第六AND閘260接收第二D正反器274的QBar輸出及第三D正反器276的Q輸出來產生第七解碼輸出7。第七AND閘264接收第三D正反器276的Q輸出及第四D正反器278的QBar輸出來產生第三解碼輸出3。第八AND閘266接收第三D正反器276的QBar輸出及第四D正反器278的Q輸出來產生第八解碼輸出8。第九AND閘268接收第四D正反器278的Q輸出及第五D正反器280的QBar輸出來產生第四解碼輸出4。第十AND閘270接收第四D正反器278的QBar輸出及第五D正反器280的Q輸出來產生第九解碼輸出9。
    舉例言之，強生計數器為行進環計數器，表示從1000至1100至1110至1111至0111至0011至0001至0000(此一4位元實例具有2*N=8態)。針對各個時鐘脈衝，只改變一個位元(因而內建錯誤檢測)，故N個正反器提供2N態(與2^N態相反)。任何態可以2-輸入邏輯閘解碼。
    熟諳技藝人士將瞭解如何修正解碼計數器電路(含強生計數器及解碼器)而無需不必要的實證。舉例言之，AND閘252-268可以NOR閘替代，熟請技藝人士將瞭解如何重排輸入及輸出來基於NOR閘體現解碼器電路。
    雖然已經參照強生計數器描述本發明之實施例，但本發明並非囿限於此。於其它實施例中，熟請技藝人士已知之任何適當計數器(例如合宜行進環計數器)皆可使用。
    圖8A及8B分別地例示說明同步降壓轉換器體現連同RF功率放大器(RF PA)的不同變化。
    圖8A中，功率放大器及DC-DC轉換器電晶體FET係使用氮化鎵於異質積體電路體現，降壓轉換器控制器係使用CMOS體現。於本實施例中，於Fd供應器的電感可減低或最小化。於圖8A的異質積體電路400中，CMOS控制器421係與GaN電路401整合地體現在一共用基體上，GaN電路401包括GaN FET 407、一位準偏移器及閘極驅動器410、及一RF PA 406。圖8A的虛線指示RF PA可以或可不與DC-DC轉換器單塊式集積。舉例言之，於某些實施例中，RF PA可在異質積體電路晶片外部，而於其它實施例中，RF PA可形成於異質積體電路晶片內部來實現單晶片解決方案。
    CMOS控制器421包括一PWM控制器424及一錯誤放大器426。錯誤放大器426藉比較RF PA的汲極電壓Vd與參考電壓Vref而形成一回授迴路。比較結果供給PWM控制器424及取決於比較結果，PWM控制器424變更(或調整)輸出信號的工作循環。舉例言之，給定一相同輸入電壓Vin(例如40伏特)，則該PWM信號的50%工作循環可產生約28伏特的Vd，而該PWM信號的95%工作循環可產生約38伏特的Vd。
    由PWM控制器424輸出的PWM信號係供給位準偏移器及閘極驅動器410，係用來例如將該CMOS PWM信號的電壓位準轉換成適合驅動GaN FET(例如高電子遷移率電晶體(HEMT))的電壓位準，來施加至GaN FET 407的閘極。GaN FET 407接收輸入電壓Vin於其第一電極，且係耦接至電感器412的第一端，體現在異質積體電路400的外部。電感器412的第二端係透過電容器416而耦接至地電位，也係體現在異質積體電路400的外部。第一GaN FET 407的第二電極與該電感器412的第一端間之節點係耦接至異質積體電路的二極體414的陰極，而二極體414的陽極係耦接地。電感器412的第二端也係耦接至RF PA 406的Vd輸入。
    圖8B之異質積體電路500係實質上類似圖8A的異質積體電路400，但只有RF PA 506係使用GaN法體現，但電路的其餘部分係使用CMOS體現。舉例言之，此項設計就節省成本而言可能合所需，原因在於可行時CMOS須最大化來減低製造成本。
    CMOS電路521包括一PWM控制器524(例如PWM脈寬調變器)及一錯誤放大器526。CMOS電路521也包括一FET 507及一閘極驅動器502。
    藉比較RF PA 506的汲極電壓Vd與參考電壓Vref，錯誤放大器526形成回授迴路。比較結果係供給PWM控制器524，取決於比較結果，PWM控制器524改變輸出PWM信號的工作循環。舉例言之，給定一相同輸入電壓Vin(例如40伏特)，則該PWM信號的50%工作循環可產生約28伏特的Vd，而該PWM信號的95%工作循環可產生約38伏特的Vd。
    由PWM控制器524輸出的PWM信號經過閘極驅動器502而施加至FET 507的閘極。FET 507接收輸入電壓Vin在其第一電極，耦接至電感器512的第一端，體現在異質積體電路500的外部。電感器512的第二端係透過電容器516而耦接地，也體現在異質積體電路500外部。FET 507之第二電極與電感器512的第一端間之節點係耦接至二極體514的陰極，體現在異質積體電路500的CMOS電路，及二極體514的陽極係耦接地。電感器512的第二端也耦接至RF PA 506的Vd輸入。
    圖9為依據本發明之實施例異質積體電路(IC)600之剖面圖。異質IC 600包括矽(Si)<111>基體606作為共用基體，於其上製造GaN電路及CMOS電路。此種異質IC的一個實例係揭示於美國核發前專利公告案第2011/0180857號，名稱「具有矽CMOS電晶體在一共用基體上有III-V族電晶體結構」，全文係以引用方式併入此處。
    異質IC 600包括二氧化矽層604、614及形成於其上的個別CMOS電路602、612。GaN層610係形成在彼此隔開的二氧化矽層604與614間。GaN電路係製造於GaN層610內，例如具有約2微米厚度。AlGaN層608係形成在GaN層610上例如至約25奈米厚度。於AlGaN層608上可形成源極、閘極及汲極接點616、618及620來提供形成於GaN層610的GaN FET(例如HEMT)的接點。如圖所示且於本案描述的各層厚度係僅供例示說明目的，但本發明並非囿限於此。
    雖然已經參考其具體實施例特別顯示及描述本發明，但熟諳技藝人士將瞭解可未背離如下申請專利範圍及其相當範圍所界定的本發明之精髓及範圍而於其中做出形式及細節上的各種變化。
    1、600‧‧‧平板有源電子掃描陣列(AESA)、平板AESA
    2‧‧‧陣列元件
    3‧‧‧直流對直流(DC-DC)轉換器
    4‧‧‧簡單電阻網絡
    5‧‧‧電阻器
    6‧‧‧節點
    7‧‧‧輸入電壓
    8‧‧‧轉換效率
    9‧‧‧電流源
    10‧‧‧DC電源
    20、104、200‧‧‧脈寬調變(PWM)電路
    100‧‧‧電壓轉換器、降壓轉換器
    101‧‧‧調變器、電壓轉換器
    102‧‧‧電源、電壓源
    103‧‧‧補償電路、回授迴路、回授電路
    106‧‧‧PWM比較器
    108‧‧‧錯誤放大器
    202‧‧‧解碼計數器
    204‧‧‧多工器
    206‧‧‧正反器
    208、210‧‧‧緩衝器
    252-270、280‧‧‧及(AND)閘
    272、274、276、278、280‧‧‧D正反器
    284‧‧‧反或(NOR)閘
    400、500、600‧‧‧異質積體電路
    401‧‧‧GaN電路
    406、506‧‧‧射頻(RF)功率放大器(PA)
    407‧‧‧GaN FET
    410‧‧‧位準偏移器及閘極驅動器
    412、512‧‧‧電感器
    414、514‧‧‧二極體
    416、516‧‧‧電容器
    421‧‧‧CMOS控制器
    424、524‧‧‧PWM控制器
    426、526‧‧‧錯誤放大器
    502‧‧‧閘極驅動器
    507‧‧‧場效電晶體(FET)
    521、602、612‧‧‧CMOS電路
    604、614‧‧‧二氧化矽層
    606‧‧‧矽基體
    608‧‧‧AlGaN層
    610‧‧‧GaN層
    616‧‧‧源極接點
    618‧‧‧閘極接點
    620‧‧‧汲極接點
    C1-8‧‧‧電容器
    D‧‧‧工作循環、輸入、二極體
    In‧‧‧電流
    J、K‧‧‧輸入
    L、L1‧‧‧電感器
    M1-2‧‧‧場效電晶體(FET)
    Q、QB‧‧‧輸出
    Q1-2‧‧‧開關
    Q0-9‧‧‧輸出
    R‧‧‧電阻器
    REF‧‧‧參考電壓
    V、Vs‧‧‧電壓
    Vd‧‧‧汲極電壓
    VEA‧‧‧錯誤放大器的輸出電壓
    Vin‧‧‧輸入電壓
    VO‧‧‧輸出電壓
    Vref‧‧‧參考電壓
    圖1為典型降壓轉換器之示意電路圖。
    圖2為典型同步降壓轉換器之示意電路圖。
    圖3為依據本發明之一實施例一種有源電子掃描陣列(AESA)平板陣列之示意平面圖。
    圖4為電阻網絡示意地表示圖3之AESA平板陣列的電源層之歐姆耗損。
    圖5為依據本發明之一實施例包括一PWM電路且具有一回授迴路之一降壓轉換器的示意電路圖。
    圖6為依據本發明之一實施例一種數位PWM電路之方塊圖。
    圖7A及7B為依據本發明之一實施例一種數位PWM電路的強生計數器及解碼器之邏輯電路圖及狀態表。
    圖8A及8B為依據本發明之實施例數位PWM電路連同RF功率放大器(RF PA)之示意電路圖。
    圖9為依據本發明之實施例CMOS及GaN裝置在一共用基體上的一異質積體電路之剖面圖。
    100‧‧‧電壓轉換器、降壓轉換器
    101‧‧‧調變器
    102‧‧‧電源、電壓源
    103‧‧‧補償電路
    104‧‧‧PWM電路
    106‧‧‧比較器
    108‧‧‧錯誤放大器
    C1、C6-8‧‧‧電容器
    L1‧‧‧電感器
    Q1-2‧‧‧開關
    R2-5、RC1‧‧‧電阻器
    REF‧‧‧參考電壓
    VEA‧‧‧錯誤放大器的輸出電壓
    VO‧‧‧輸出電壓
    R‧‧‧電阻器
    权利要求:
    Claims (17)
    [1] 一種異質積體電路，其係包含：一電壓轉換器，其係經組配來接收一輸入電壓，及將該輸入電壓轉換成與該輸入電壓不同的一輸出電壓，該電壓轉換器係包含一PWM電路；及一回授電路，其係經組配來接收該輸出電壓，及產生一控制信號用來改變由該PWM電路所產生的一PWM信號之一脈衝寬度，其中該電壓轉換器及該回授電路一起包含至少一個氮化鎵(GaN)電路元件及至少一個CMOS電路元件係集積在一共用基體上。
    [2] 如申請專利範圍第1項之異質積體電路，其中該PWM電路係為一數位PWM電路，且包含一計數器、一解碼器、及一正反器。
    [3] 如申請專利範圍第2項之異質積體電路，其中該PWM電路係包含CMOS電路。
    [4] 如申請專利範圍第3項之異質積體電路，其係進一步包含一位準偏移器來將由該PWM電路所輸出的該PWM信號之一電壓位準從一CMOS電路位準改變成一GaN電路位準。
    [5] 如申請專利範圍第2項之異質積體電路，其中該計數器係包含一強生(Johnson)計數器，及該正反器係包含一JK正反器。
    [6] 如申請專利範圍第1項之異質積體電路，其中該電壓轉換器係包含一第一GaN FET及一第二GaN FET，其中由該PWM電路輸出的該PWM信號係施加至該GaN FET的閘極。
    [7] 如申請專利範圍第1項之異質積體電路，其中該回授電路係包含一錯誤放大器，係經組配來藉比較該電壓轉換器之一輸出電壓與一參考電壓而產生該控制信號。
    [8] 如申請專利範圍第7項之異質積體電路，其中該電壓轉換器係進一步包含一比較器，係經組配來使用得自該錯誤放大器之該控制信號而產生一PWM控制信號，及供給該PWM控制信號至該PWM電路來改變該PWM信號。
    [9] 如申請專利範圍第1項之異質積體電路，其中該電壓轉換器係包含一GaN FET及一位準偏移器及閘極驅動器，其中該GaN FET係經由該位準偏移器及閘極驅動器而接收來自該PWM電路的該PWM信號。
    [10] 如申請專利範圍第9項之異質積體電路，其中該PWM電路係在CMOS體現。
    [11] 如申請專利範圍第10項之異質積體電路，其中該PWM電路係在GaN體現，且係經組配來調整該PWM信號之一電壓位準從一CMOS電路位準至一GaN電路位準。
    [12] 如申請專利範圍第11項之異質積體電路，其係進一步包含一RF功率放大器，係經組配來接收該電壓轉換器之一電壓輸出作為一汲極電壓輸入，其中該RF PA係體現在GaN。
    [13] 如申請專利範圍第1項之異質積體電路，其中該PWM電路包含用於該PWM信號的以軟體為基的合成之一軟體演算法。
    [14] 一種平板有源電子掃描陣列(AESA)，其係包含：多個陣列元件；及多個DC-DC轉換器與該等陣列元件中週期性地設置的該等陣列元件集積。
    [15] 如申請專利範圍第14項之平板AESA，其中該等DC-DC轉換器各自係與該等陣列元件中之相對應一者集積，具有1：1至1：N範圍之比，於該處N為該等陣列元件之數目。
    [16] 如申請專利範圍第14項之平板AESA，其中該等DC-DC轉換器各自係設置在該等陣列元件中之相鄰者間之間隙，具有1：1至1：N範圍之比，於該處N為該等陣列元件之數目。
    [17] 如申請專利範圍第14項之平板AESA，其中該等DC-DC轉換器各自係包含一異質積體電路。
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